新一代個人電腦中的節能時鐘技術

——新一代AMD處理器中的諧振時鐘能量回收技術

      滴答：Cyclos 半導體公司在ARM處理器上測試了他們的時鐘能量回收技術。

回收處理器時鐘能量這項一直研究的策略現在開始走向商用。這項被稱作“諧振時鐘”的技術現在被集成進Advanced Micro Devices公司的新一代AMD A10-4600M處理器。這款代號為“Trinity”的芯片于5月份發布，現在正開始用于臺式和筆記本電腦。

受到單擺的啟示，這項技術將原本芯片中消耗在時鐘網絡上的能量周期性地在電感中儲存和釋放。根據擁有這項技術的AMD公司和Cyclos半導體公司的說法，這項技術可將芯片時鐘系統的功耗降低24%。最終在不增加功耗的情況下將現有4GHz的芯片時鐘提高100MHz。

在高性能芯片中，時鐘功耗往往占總功耗的30%。然而試圖降低時鐘功耗是很困難的。首先是因為芯片的正常工作需要穩定的時鐘；其次，時鐘信號又必須廣泛分布到芯片的各個位置（上萬甚至數十萬個位置）。

傳統上芯片公司將時鐘信號分布為樹形。即時鐘電路由許多細小的分支和網絡組成。但對于主頻超過2GHz的芯片，樹形分布會帶來問題。這是因為諸如導線長度、三極管和電源特性的微小差異將顯著地影響芯片上時鐘信號到達不同點的時間。為避免由此帶來的時序沖突，芯片往往工作在其能達到的最大速度以下。

這個問題可通過在芯片中增加網狀分布的導線（往往稱作時鐘網絡）來解決。 該方法把樹形拓撲的末端短接起來，從而將時序的誤差降到最低。但這種方法是以功耗為代價的。本質上時鐘網絡是許多大電容，對其充放電需要消耗更多的電荷，從而增加了網絡上的功耗。

大約10年前，研究者開始關注一種看起來比較直接的解決思路：在網絡中增加一些電感。這樣就在電壓源間形成LC諧振支路，從而使能量在電感和電容之間循環（而不是消耗掉）。采用這種“諧振時鐘”技術的芯片可用體積更小，功耗更低的電路來驅動其時鐘網絡。這樣只需將諧振電路初始化然后每個周期注入一點能量來平衡損耗，就像推秋千一樣。

Cyclos這家位于加州伯克利(Berkeley)和密歇根州安阿伯(Ann Arbor)的初創型公司，自2009年以來就一直工作在“隱身模式”。2009年這家公司公布了一項原理性驗證測試，該測試證明通過在芯片外添加一個電感，即可在一個200MHz的ARM單片機上回收85%的時鐘網絡的能量。

然而將這項技術完全移植到高性能處理器還存在一些挑戰。Cyclos的創始人之一，密歇根大學電氣和計算機技術專業的教授Marios C. Papaefthymiou說，挑戰在于將電感的螺旋線集成在芯片周圍用于傳輸數據和功率的互連層，因為那里已經過度緊湊了。

“電源網絡的設計方式使得那里布滿了導線” Papaefthymiou說，“所以電感距電源和地線都很近。而距這些線越近，受到的干擾就越大。”通過讓電感不那么理想，研發團隊找到了一種盡可能減小干擾的方法，在繞制電感時，通過芯片最上面的兩個金屬層，使電感不僅形成螺旋線還上下走線。該研發團隊為AMD公司基于Piledriver微架構（Trinity的核心架構）的CPU提供的設計中，使用了92個這種100微米寬的電感，分布于整個雙核處理器模塊。今年初，這個設計的基本原理在IEEE的國際集成電路會議上宣講。

盡管AMD使時鐘功耗降低了四分之一，節能的潛力還要大得多。加州大學Santa Cruz分校計算機學院副教授Matthew Guthaus說。他的團隊證實通過優化電感的大小和位置，可以將時鐘功耗降低90%。

降低的功耗大部分來自減少電感和時鐘網絡末端的觸發器之間的走線長度。Guthaus的團隊在六月份舊金山召開的設計自動化會議上公布了這個設計方法。

盡管有這項潛力，諧振時鐘技術的前景仍不明朗。并不是所有的芯片都使用時鐘網絡，同時電感也會占據不少的空間。而且，雖然諧振時鐘并不一定要工作在LC支路的諧振頻率，但遠離諧振頻率點工作會導致其儲能效率的下降。這樣就降低了一項已證實的節省技術的效果：將芯片暫時降頻使用。“遠離諧振頻率工作不會節能，在某些頻率下電路甚至無法工作，”位于紐約州 Yorktown Heights 的IMB研發中心成員Phillip Restle說。Cyclos公司在AMD的芯片中加入了一個投切諧振時鐘的開關。但做為最早的一批諧振時鐘處理器的研究者，Restle說，切換并不是一個完美的解決方案因為這樣增加了處理器的功耗。

Restle說諧振時鐘的發展還沒有結束。“我認為現在是諧振時鐘技術的早期，”他說，“還有更多的兔子等著我們從帽子里變出來?！?/span>

（轉自譯言網）